MICROCHIP v2.3 Gen 2 Device Controller

Indledning

Stil et spørgsmål

Denne CoreRxIODBitAlign generiske trænings-IP bruges i IO-gearingsblokken i Rx-stien til Bit Alignment uafhængigt af de anvendte data eller protokol. CoreRxIODBitAlign giver dig mulighed for at justere forsinkelsen i datastien i forhold til urstien.

CoreRxIODBitAlign Summary

Kerne Version	Dette dokument gælder for CoreRxIODBitAlign v2.3
Understøttet enhed	CoreRxIODBitAlign understøtter følgende familier:
Familier	• PolarFire® SoC
	• PolarFire
	Note: For yderligere information, besøg produktside
Understøttet værktøjsflow	Kræver Libero® SoC v12.0 eller nyere udgivelser
Understøttede grænseflader	—
Licensering	CoreRxIODBitAlign kræver ikke en licens
Installationsvejledning	CoreRxIODBitAlign skal installeres i Libero SoC-softwarens IP-katalog automatisk via IP Catalog-opdateringsfunktionen i Libero SoC-softwaren, eller den downloades manuelt fra kataloget. Når IP-kernen er installeret i Libero SoC-softwarens IP-katalog, konfigureres, genereres og instansieres den i SmartDesign til inklusion i Libero-projektet.
Enhedsudnyttelse og Præstation	En oversigt over brugs- og ydeevneoplysninger for CoreRxIODBitAlign er angivet i 8. Enhedsudnyttelse og Perform

CoreRxIODBitAlign Change Log Information

Dette afsnit giver en omfattende overview af de nyligt indarbejdede funktioner, begyndende med den seneste udgivelse. Se afsnittet 7. Løste problemer for at få flere oplysninger om de løste problemer.

CoreRxIODBitAlign v2.3	Hvad er Ny                   • Opdateret til MIPI-baseret træningsmekanisme
CoreRxIODBitAlign v2.2	Hvad er nyt        • Tilføjet Left og Right EYE Tap forsinker information i topmodulet

Funktioner

Stil et spørgsmål

CoreRxIODBitAlign har følgende funktioner:

• Understøtter bitjustering med forskellige øjenbredder 1–7
• Understøtter forskellige Fabric Double Data Rate (DDR) tilstande 2/4/3p5/5
• Understøtter Skip og Genstart/Hold mekanisme
• Understøtter Mobile Industry Processor Interface (MIPI) træning gennem LP-signalering Start of Frame
• Understøtter 256 Tap Delays for Bit Alignment

Funktionsbeskrivelse

Stil et spørgsmål

CoreRxIODBitAlign med Rx IOD Interface

Stil et spørgsmål

Følgende figur viser et blokdiagram på højt niveau af CoreRxIODBitAlign.

• Beskrivelsen henviser til CoreRxIODBitAlign, der understøtter PolarFire® og PolarFire SoC-enheder.
• CoreRxIODBitAlign udfører træning og er også ansvarlig for at forbinde IO Digital (IOD) enheder og IO Gearing (IOG) til at understøtte som en dynamisk kilde med justering af forsinkelser for at fange dataene korrekt.
• Hele træningsmekanismens flow er forklaret i afsnittet 5. Timing Diagrams.
• CoreRxIODBitAlign understøtter dynamisk tilføjelse eller fjernelse af forsinkelse fra datastien i forhold til urstien. Her giver RX_DDRX_DYN-grænsefladen kontrol til CoreRxIODBitAlign for at udføre ur-til-data-margintræningen ved at tilføje trykforsinkelser i opadgående retning. CoreRxIODBitAlign, til gengæld for senere vedrview (for hvert trykforsinkelsestrin), gemmer feedbackstatusflag fra RX_DDRX_DYN Interface.
• CoreRxIODBitAlign fortsætter træningen for hver trykstigning, indtil RX_DDRX_DYN-grænsefladen når tilstanden uden for rækkevidde.
• Endelig fejer CoreRxIODBitAlign de komplette feedbackstatusflag. Dette trin optimerer og beregner bitjusteringen af ​​dataene til at være 90 grader centreret fra urets kanter.
• De endelige beregnede tapforsinkelser indlæses i RX_DDRX_DYN-grænsefladen for at fuldføre bitjusteringstræningen.
• De funktioner, der understøttes af denne CoreRxIODBitAlign, er angivet i detaljer som følger.

Dynamisk genoptræningsmekanisme

Stil et spørgsmål

• CoreRxIODBitAlign overvåger kontinuerligt feedbackstatusflag (IOD_EARLY/IOD_LATE) og kontrollerer, om flagene skifter.
• IP'en justerer først de tidligere beregnede tryk med +/- 4 tryk i op- eller nedadgående retning. Selv da, hvis flagene skifter, udløser IP'en træningen igen.

Holdemekanisme (Stil et spørgsmål)

• Denne funktion bruges, når træningen skal være i ventetilstand. BIT_ALGN_HOLD er aktivt-højniveau-baseret input og skal hævdes for at holde og deaktiveres for at fortsætte træningen.
• Parameteren HOLD_TRNG skal indstilles til 1 i konfiguratoren for at aktivere denne funktion. Denne parameter er som standard sat til 0.

Genstart mekanisme (Stil et spørgsmål)

• Denne funktion bruges til at genstarte træningen. For at genstarte træningen skal BIT_ALGN_RSTRT-inputtet bekræftes for én clock-impuls Serial Clock (SCLK).
• Dette starter den bløde nulstilling af IP'en, som nulstiller BIT_ALGN_DONE til 0 og BIT_ALGN_START til 1.

Overspringsmekanisme (Stil et spørgsmål)

• Denne funktion bruges, når træningen ikke er påkrævet, og hele træningen kan omgås. BIT_ALGN_SKIP er aktivt-højniveau-baseret input og skal hævdes for at springe hele træningen over.
• SKIP_TRNG-parameteren skal indstilles til 1 i konfiguratoren for at aktivere denne funktion. Denne parameter er som standard sat til 0.

MIPI-baseret træningsmekanisme (Stil et spørgsmål)

• MIPI_TRNG-parameteren skal indstilles til 1 i konfiguratoren for at aktivere denne funktion. Hvis indstillet, tilføjes LP_IN-inputporten til CoreRxIODBitAlign.
• IP'en detekterer den faldende kant af LP_IN-inputporten, hvilket angiver den gyldige start af rammen for at starte træningen.

CoreRxIODBitAlign-parametre og grænsefladesignaler

Stil et spørgsmål

Konfiguration GUI-parametre (Stil et spørgsmål)

Der er ingen konfigurationsparametre for denne kerneudgivelse.

Havne (Stil et spørgsmål)

Følgende tabel viser de input- og outputsignaler, der bruges i designet af CoreRxIODBitAlign.

Tabel 3-1. Indgangs- og udgangssignaler

Signal	Retning	Portbredde (bits)	Beskrivelse
Ure og Nulstil
SILKE	Input	1	Stof ur
PLL_LOCK	Input	1	PLL lås
NULSTIL	Input	1	Aktiv-Lav asynkron nulstilling
Databus og kontrol
IOD_EARLY	Input	1	Data øjenmonitor tidligt flag
IOD_LATE	Input	1	Data øjenmonitor sent flag
IOD_ OOR	Input	1	Data øjemonitor uden for rækkevidde flag for forsinkelseslinje
BIT_ALGN_EYE_IN	Input	3	Brugeren indstiller dataøjemonitorens bredde
BIT_ALGN_RSTRT	Input	1	Bit Align Training genstart (pulsbaseret påstand) 1— Genstart træning 0— Ingen genstart træning
BIT_ALGN_CLR_FLGS	Produktion	1	Ryd tidlige eller sene flag
BIT_ALGN_LOAD	Produktion	1	Indlæs standard
BIT_ALGN_DIR	Produktion	1	Forsinkelse linje op eller ned retning 1— Op (stigning 1 tryk) 0— Ned (mindsk 1 tryk)
BIT_ALGN_MOVE	Produktion	1	Øg forsinkelsen på bevægelsespulsen
BIT_ALIGN_SKIP	Input	1	Bit Align træningsspring (niveaubaseret påstand) 1— Spring træningen over og er kun gyldig, når SKIP_TRNG-parameteren er indstillet til 1 0— Træningen skal forløbe som normalt
BIT_ALIGN_HOLD	Input	1	Bit Align træningshold (niveaubaseret påstand) 1— Hold træningen og er kun gyldig, når parameteren HOLD_TRNG er indstillet til 1 0— Træningen skal forløbe som normalt
BIT_ALIGN_ERR	Produktion	1	Bit Align træningsfejl (Niveaubaseret påstand) 1— Fejl 0— Ingen fejl
BIT_ALGN_START	Produktion	1	Bit Align træningsstart (Niveaubaseret påstand) 1— Startet 0— Ikke startet
BIT_ALGN_DONE	Produktion	1	Bit Align træning udført (niveaubaseret påstand) 1— Afsluttet 0— Ikke gennemført

Signal	Retning	Portbredde (bits)	Beskrivelse
LP_IN	Input	1	MIPI-baseret rammetræning (niveaubaseret påstand) 1— Active-Low-signalet skal hævde lavt for at indikere starten af ​​rammen og må kun deassert ved slutningen af ​​billedet. 0— Træningen skal forløbe som normalt, og dette signal skal være lavt internt.
DEM_BIT_ALGN_TAPDLY	Produktion	8	Beregnede TAP-forsinkelser og gyldig, når BIT_ALGN_DONE er sat højt af IP.
RX_BIT_ALIGN_LEFT_WIN	Produktion	8	Venstre Data Eye monitor værdi Note: Værdierne er kun gyldige, når output BIT_ALGN_DONE er sat til 1 og output BIT_ALGN_START er sat til 0. Hvis parameteren SKIP_TRNG er indstillet, returnerer den 0.
RX_BIT_ALIGN_RGHT_WIN	Produktion	8	Højre Data Eye monitor værdi Note: Værdierne er kun gyldige, når output BIT_ALGN_DONE er sat til 1 og output BIT_ALGN_START er sat til 0. Hvis parameteren SKIP_TRNG er indstillet, returnerer den 0.

Implementering af CoreRxIODBitAlign i Libero Design Suite

Stil et spørgsmål

SmartDesign (Stil et spørgsmål)

• CoreRxIODBitAlign er forudinstalleret i SmartDesign IP-implementeringsdesignmiljøet. Følgende figur viser et example af instansieret CoreRxIODBitAlign.
• Kernen konfigureres ved hjælp af konfigurationsvinduet i SmartDesign, som vist i figur 4-2.
• For mere information om brug af SmartDesign til at instantiere og generere kerner, se SmartDesign brugervejledning.

Konfiguration af CoreRxIODBitAlign i SmartDesign (Stil et spørgsmål)

• Kernen konfigureres ved hjælp af konfigurations-GUI'en i SmartDesign som vist i den følgende figur.

Simuleringsstrømme (Stil et spørgsmål)

• Brugertestbænken til CoreRxIODBitAlign er inkluderet i alle udgivelserne.
• Udfør følgende trin for at køre simuleringer: vælg User Testbench-flowet i SmartDesign, og klik derefter på Gem og Generer i ruden Generer.
• User testbench vælges gennem kerne testbench Configuration GUI. Når SmartDesign genererer Libero® SoC-projektet, installerer det brugerens testbench files.
• For at køre brugertestbænken skal du indstille designroden til CoreRxIODBitAlign-forekomsten i Libero SoC-designhierarkiruden og derefter klikke på Simulation i Libero SoC Design Flow-vinduet.
• Dette påberåber ModelSim® og kører automatisk simuleringen.
• Følgende figur viser en eksample af et simuleringsundersystem. Den bruger IOG_IOD-komponenten DDRX4 og DDTX4 i loopback-tilstand med CoreRxIODBitAlign til simulering.
• Her bliver de genererede PRBS-data transmitteret af DDTX4 serielt til DDRX4, og til sidst bruges PRBS-kontrollen til at kontrollere dataintegriteten efter træningen er afsluttet.

Syntese i Libero SoC (Stil et spørgsmål)

• For at køre syntese med den konfiguration, der er valgt i konfigurations-GUI, skal du indstille designroden korrekt. Under Implement Design på fanen Design Flow skal du højreklikke på Synthesize og klikke på Kør.

Sted og rute i Libero SoC (Stil et spørgsmål)

• Efter at have indstillet designroden korrekt, og kør Synthesis. Under Implement Design på fanen Design Flow skal du højreklikke på Placer og rute, og klik på Kør.

Systemintegration (Stil et spørgsmål)

• Dette afsnit antyder at lette integrationen af ​​CoreRxIODBitAlign.
• Den anvendte Rx/Tx IOG understøtter adskillige input- og outputtilstande. Disse data og klokhastigheder kan være langsommere og i nogle tilfælde hurtigere, baseret på den endelige siliciumkarakterisering.
• Følgende tabel viser data og klokfrekvens.

Tabel 4-1. Data og klokkeslæt

IOG-tilstand	Retning	Gearforhold	Maks. IO-datahastighed forventet	IO Ur Sats	Kerne Ur Sats	Datatype
DDRX4	Input	8:1	1600 Mbps	800 MHz	200 MHz	DDR

Følgende figur viser en eksample af CoreRXIODBitAlign undersystemintegration.

• Det foregående undersystem bruger IOG_IOD-komponent DDRX4 og DDTX4 i Loopback-tilstand med CoreRxIODBitAlign til simulering. Her transmitteres de genererede PRBS-data af IOG_IOD_DDRTX4_0, serielt til IOG_IOD_DDRX4_PF_0.
• CoreRxIODBitAlign udfører træningen (BIT_ALIGN_START sat til 1, BIT_ALIGN_DONE sat til 0) med komponenten IOG_IOD_DDRX4_PF_0, og til sidst, når træningen er færdig (BIT_ALIGN_START sat til 0, BIT_ALIGN_DONE sat til 1) bruges PRBS til at kontrollere integriteten.

Testbænk (Stil et spørgsmål)

• En samlet testbench bruges til at verificere og teste CoreRxIODBitAlign kaldet en brugertestbench.

Bruger Testbench (Stil et spørgsmål)

• Brugertestbænken er inkluderet i udgivelserne af CoreRxIODBitAlign, som verificerer nogle få funktioner i CoreRxIODBitAlign. Følgende figur viser CoreRxIODBitAlign-brugertestbænken.
• Som vist i den foregående figur består brugertestbænken af ​​en Microchip DirectCore CoreRxIODBitAlign DUT, PRBS_GEN, PRBS_CHK, CCC, IOG_IOD_TX og IOG_IOD_RX for at verificere i Loopback-tilstand.
• Clock Conditioning Circuit (CCC) driver CORE_CLK og IO_CLK, når uret er stabilt.
• PRBS_GEN driver de parallelle data til IOG_IOD_TX, og derefter modtager IOG_ID_RX de serielle data parallelt.
• CoreRxIODBitAlign DUT udfører træningen med IOD_CTRL-signaler. Når træningen er afsluttet, aktiveres PRBS_CHK-blokken for at kontrollere dataene fra IOG_IOD_RX-blokken for dataintegritet.
• Vigtig: Brugertestbænken understøtter kun den faste konfiguration.

Tidsdiagrammer

(Stil et spørgsmål)

• Dette afsnit beskriver timingdiagrammet for CoreRxIODBitAlign.

CoreRxIODBitAlign træningstidsdiagram (Stil et spørgsmål)

• Følgende tidsdiagram er et example af en træningssekvens med følgende parametre.
• CoreRxIODBitAlign fungerer baseret på Fabric clock eller SCLK, eller OUT2_FABCLK_* fra CCC eller PLL komponent, og PF_IOD_GENERIC_RX IOD komponent brugt fungerer baseret på OUT*_HS_IO_CLK_* eller Bank clock eller BCLK til bitjustering. Her modtager PF_IOD_GENERIC_RX IOD-komponenten de serielle data til bitjustering. F.eksample, hvis den påkrævede datahastighed er 1000 Mbps ved DDRx4 Fabric-tilstand, så skal OUT2_FABCLK_0 eller SCLK drives fra PLL- eller CCC-komponenten som 125 MHz og OUT0_HS_IO_CLK_0 eller BCLK til PF_IOD_GENERIC_RX skal være 500 MHz.
• CoreRxIODBitAlign starter træningen, når PLL_LOCK er stabil og kørt højt. Derefter starter træningen ved at køre BIT_ALGN_START så højt og BIT_ALGN_DONE så lavt og derefter køre output BIT_ALGN_LOAD for at indlæse standardindstillingerne i PF_IOD_GENERIC_RX-komponenten. BIT_ALGN_CLR_FLGS bruges til at rydde flagene IOD_EARLY, IOD_LATE og BIT_ALGN_OOR.
• CoreRxIODBitAlign fortsætter med BIT_ALGN_MOVE efterfulgt af BIT_ALGN_CLR_FLGS for hver TAP og registrerer IOD_EARLY og IOD_LATE flagene. Når først BIT_ALGN_OOR er sat højt af PF_IOD_GENERIC_RX-komponenten, fejer CoreRxIODBitAlign de registrerede EARLY- og LATE-flag og finder de optimale Early- og Late-flag til at beregne de nødvendige TAP-forsinkelser for clock- og databitjustering.
• CoreRxIODBitAlign indlæser de beregnede TAP-forsinkelser og kører BIT_ALGN_START lavt og BIT_ALGN_DONE højt for at angive færdiggørelsen af ​​træningen.
• CoreRxIODBitAlign fortsætter genoptræningen dynamisk, hvis den registrerer støjende IOD_EARLY- eller IOD_LATE-feedback-påstand fra PF_IOD_GENERIC_RX-komponenten. Her nulstilles BIT_ALGN_DONE og køres lavt, og BIT_ALGN_START køres højt igen af ​​CoreRxIODBitAlign for at indikere genstart af træningen. Timeout-tælleren, når timeout-tilstanden når, fastslår BIT_ALGN_ERR ved slutningen af ​​træningen.
• CoreRxIODBitAlign giver også en genstartsmekanisme, så slutbrugeren kan genstarte træningen, når det er nødvendigt. BIT_ALGN_RSTRT-indgangen er aktiv-høj puls skal køres høj, f.eksample, otte ure.
• Her nulstilles BIT_ALGN_DONE og køres lavt, og BIT_ALGN_START køres højt igen af ​​CoreRxIODBitAlign, for at indikere den friske start på træningen.
• CoreRxIODBitAlign giver også en holdemekanisme til at holde træningen i midten. Her skal HOLD_TRNG-parameteren sættes til 1, og derefter bruger CoreRxIODBitAlign inputtet BIT_ALGN_HOLD og skal påstå aktivt-højt niveau baseret, indtil det kræver, at CoreRxIODBitAlign holder træningen og fortsætter derefter træningen, når inputtet BIT_ALGN_HOLD er drevet lavt.

Yderligere referencer

(Stil et spørgsmål)

• Dette afsnit indeholder en liste over yderligere oplysninger.
• For opdateringer og yderligere oplysninger om softwaren, enheder og hardware, besøg siderne om intellektuel ejendomsret på Microchip FPGA Intellectual Property Cores.

Kendte problemer og løsninger (Stil et spørgsmål)

• Der er ingen kendte begrænsninger eller løsninger i CoreRxIODBitAlign v2.3.

Udgåede funktioner og enheder (Stil et spørgsmål)

• Der er ingen udgåede funktioner og enheder i CoreRxIODBitAlign v2.3.

Løste problemer

(Stil et spørgsmål)

• Følgende tabel viser alle de løste problemer for de forskellige CoreRxIODbitAlign-udgivelser.

Tabel 7-1. Løste problemer

Frigøre	Beskrivelse
2.3	Der er ingen løste problemer i denne version 2.3
2.2	Der er ingen løste problemer i denne version 2.2
1.0	Første udgivelse

Enhedsudnyttelse og ydeevne

(Stil et spørgsmål)

CoreRxIODBitAlign-makroen er implementeret i de familier, der er angivet i følgende tabel.

Tabel 8-1. Enhedsudnyttelse og ydeevne

Enhed Detaljer		FPGA Ressourcer			Ydeevne (MHz)
Familie	Enhed	DFF	LUT'er	Logik Elementer	SILKE
PolarFire®	MPF300TS	788	1004	1432	261
PolarFire SoC	MPF250TS	788	1004	1416	240

• Vigtigt: data i den foregående tabel er opnået ved hjælp af Libero® SoC v2023.2.
• Dataene i den foregående tabel er opnået ved hjælp af typiske syntese- og layoutindstillinger.
• Følgende GUI-parametre for konfiguration på øverste niveau er blevet ændret fra deres standardværdier.
• Følgende er standardværdierne:
  • SKIP_TRNG = 1
  • HOLD_TRNG = 1
  • MIPI_TRNG = 1
  • DEM_TAP_WAIT_CNT_WIDTH = 3
• Følgende er de urbegrænsninger, der bruges til at opnå præstationstallene:
  • SCLK = 200 MHz
  • Hastighedsklasse = −1
• Gennemløbet beregnes som følger: (Bitbredde/Antal cyklusser) × Clock Rate (Ydeevne).

Revisionshistorie

(Stil et spørgsmål)

Revisionshistorikken beskriver de ændringer, der blev implementeret i dokumentet. Ændringerne er listet efter revision, startende med den seneste publikation.

Tabel 9-1. Revisionshistorik

Revision	Dato	Beskrivelse
B	02/2024	Følgende er listen over ændringer i revision B af dokumentet: • Opdateret til CoreRxIODBitAlign v2.3 • Tilføjet ændringslogoplysninger i afsnittet Introduktion • Opdateret 8. afsnittet Enhedsudnyttelse og ydeevne • Tilføjet afsnit 7. Løste problemer
A	03/2022	Følgende er listen over ændringer i revision A af dokumentet: • Dokumentet blev migreret til Microchip-skabelonen • Dokumentnummeret blev ændret fra 50200861 til DS50003255
3	—	Følgende er listen over ændringer i revision 3 af dokumentet: • Opdateret til CoreRxIODBitAlign v2.2. • Opdateret brugervejledningen til venstre og højre dataøjesignaler øverst. For yderligere information henvises til figur 2-1 og 3.2. Havne.
2	—	Følgende er listen over ændringer i revision 2 af dokumentet: • Opdateret til CoreRxIODBitAlign v2.1. • Opdateret: 2. Funktionsbeskrivelse og 5. Tidsdiagrammer.
1	—	Revision 1.0 var den første udgivelse af dette dokument. Oprettet til CoreRxIODBitAlign v2.0.

Mikrochip FPGA-understøttelse

• Microchip FPGA-produktgruppen støtter sine produkter med forskellige supporttjenester, herunder kundeservice, teknisk kundesupportcenter, et webwebsted og verdensomspændende salgskontorer.
• Kunder foreslås at besøge Microchips onlineressourcer, før de kontakter support, da det er meget sandsynligt, at deres forespørgsler allerede er blevet besvaret.
• Kontakt det tekniske supportcenter via website kl www.microchip.com/support. Nævn
• FPGA-enhedsvarenummer, vælg den relevante sagskategori, og upload design files, mens du opretter en teknisk supportsag.
• Kontakt kundeservice for ikke-teknisk produktsupport, såsom produktpriser, produktopgraderinger, opdateringsoplysninger, ordrestatus og godkendelse.
• Fra Nordamerika, ring 8002621060
• Fra resten af ​​verden, ring på 6503184460
• Fax, hvor som helst i verden, 6503188044

Mikrochip information

Mikrochippen Webwebsted

• Microchip yder online support via vores website kl www.microchip.com/. Denne website bruges til at lave files og information let tilgængelig for kunderne. Noget af det tilgængelige indhold inkluderer:
• Produktsupport – Datablade og errata, ansøgningsnotater og sample-programmer, designressourcer, brugervejledninger og hardwaresupportdokumenter, seneste softwareudgivelser og arkiveret software
• Generel teknisk support – Ofte stillede spørgsmål (FAQ), anmodninger om teknisk support, online diskussionsgrupper, medlemsliste for Microchip-designpartnerprogram
• Microchips virksomhed – Produktvælger- og bestillingsvejledninger, seneste Microchip-pressemeddelelser, en liste over seminarer og arrangementer, lister over Microchip salgskontorer, distributører og fabriksrepræsentanter

Produktændringsmeddelelsesservice

• Microchips underretningstjeneste for produktændringer hjælper med at holde kunderne opdateret på Microchip-produkter.
• Abonnenter vil modtage e-mail-notifikationer, når der er ændringer, opdateringer, revisioner eller fejl relateret til en bestemt produktfamilie eller udviklingsværktøj af interesse.
• For at registrere, gå til www.microchip.com/pcn og følg registreringsvejledningen.

Kundesupport

• Brugere af Microchip-produkter kan modtage assistance gennem flere kanaler:
• Distributør eller repræsentant
• Lokalt salgskontor
• Embedded Solutions Engineer (ESE)
• Teknisk support
• Kunder bør kontakte deres distributør, repræsentant eller ESE for at få support. Lokale salgskontorer er også tilgængelige for at hjælpe kunder. En liste over salgskontorer og lokationer er inkluderet i dette dokument.
• Teknisk support er tilgængelig via webwebsted på: www.microchip.com/support

Mikrochip-enheder kodebeskyttelsesfunktion

• Note følgende detaljer om kodebeskyttelsesfunktionen på Microchip-produkter.
• Microchip-produkter opfylder specifikationerne i deres særlige Microchip-datablad.
• Microchip mener, at dens familie af produkter er sikre, når de bruges på den tilsigtede måde, inden for driftsspecifikationerne og under normale forhold.
• Microchip værdsætter og beskytter aggressivt sine intellektuelle ejendomsrettigheder. Forsøg på at bryde kodebeskyttelsesfunktionerne i Microchip-produkter er strengt forbudt og kan være i strid med Digital Millennium Copyright Act.
• Hverken Microchip eller nogen anden halvlederproducent kan garantere sikkerheden af ​​deres kode. Kodebeskyttelse betyder ikke, at vi garanterer, at produktet er "ubrydeligt".
• Kodebeskyttelse er i konstant udvikling. Microchip er forpligtet til løbende at forbedre kodebeskyttelsesfunktionerne i vores produkter.

Juridisk meddelelse

• Denne publikation og oplysningerne heri må kun bruges med Microchip-produkter, herunder til at designe, teste og integrere Microchip-produkter med din applikation. Brug af disse oplysninger på anden måde overtræder disse vilkår. Oplysninger om enhedsapplikationer gives kun for din bekvemmelighed og kan blive afløst af opdateringer. Det er dit ansvar at sikre, at din ansøgning lever op til dine specifikationer. Kontakt dit lokale Microchip salgskontor for yderligere support, eller få yderligere support på www.microchip.com/en-us/support/design-help/client-support-services.
• DISSE OPLYSNINGER LEVERES AF MICROCHIP "SOM DE ER". MICROCHIP GIVER INGEN REPRÆSENTATIONER ELLER GARANTIER AF NOGEN ART, HVERKEN UDTRYKKELIGE ELLER UNDERFORSTÅEDE, SKRIFTLIGE ELLER mundtlige, LOVBESTEMMET ELLER ANDEN MÅDE, RELATET TIL OPLYSNINGERNE, INKLUSIVE MEN IKKE BEGRÆNSET TIL NOGEN STILTIENDE GARANTIER, GARANTIER OG GARANTIER. EGNETHED TIL ET BESTEMT FORMÅL ELLER GARANTIER RELATET TIL DETS TILSTAND, KVALITET ELLER YDELSE.
• I INGEN OMSTÆNDIGHEDER ER MICROCHIP ANSVARLIG FOR NOGEN INDIREKTE, SÆRLIGE, STRAFFENDE, TILFÆLDELIGE ELLER FØLGETAB, SKADER, OMKOSTNINGER ELLER UDGIFTER AF NOGEN ART, DER ER RELATET TIL OPLYSNINGERNE ELLER DERES BRUG, UANSET ANDEN ELLER AGS. MULIGHEDEN ELLER SKADERNE ER FORUDSUELIGE. I DET FULDSTÆNDIGE OMFANG LOVEN TILLADER, VIL MICROCHIPS SAMLEDE ANSVAR PÅ ALLE KRAV PÅ NOGEN MÅDE RELATERET TIL INFORMATIONEN ELLER DERES BRUG IKKE OVERstige ANTALLET AF GEBYRER, HVIS NØDVENDE, SOM DU HAR BETALT DIREKTE TIL INFORMATIONOCHIPPET.
• Brug af Microchip-enheder i livsstøtte- og/eller sikkerhedsapplikationer er helt på købers risiko, og køberen indvilliger i at forsvare, holde Microchip skadesløs og holde Microchip skadesløs fra enhver skade, krav, sager eller udgifter som følge af sådan brug. Ingen licenser videregives, implicit eller på anden måde, under nogen af ​​Microchips intellektuelle ejendomsrettigheder, medmindre andet er angivet.

Varemærker

• Mikrochipnavnet og logoet, mikrochiplogoet, Adaptec, AVR, AVR-logoet, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron og XMEGA er registrerede varemærker tilhørende Microchip Technology Incorporated i USA og andre lande.
• AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorbænk, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus-logo, Quiet-Wire, SmartFusion, SyncWorld , TimeCesium, TimeHub, TimePictra, TimeProvider og ZL er registrerede varemærker tilhørende Microchip Technology Incorporated i USA
• Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IgaT, In-Circuit Serial Programmering, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLinko, maxCrypto maxView, membran, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O,
• simpelt kort, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock,
• XpressConnect og ZENA er varemærker tilhørende Microchip Technology Incorporated i USA og andre lande.
• SQTP er et servicemærke tilhørende Microchip Technology Incorporated i USA
• Adaptec-logoet, Frequency on Demand, Silicon Storage Technology og Symmcom er registrerede varemærker tilhørende Microchip Technology Inc. i andre lande.
• GestIC er et registreret varemærke tilhørende Microchip Technology Germany II GmbH & Co. KG, et datterselskab af Microchip Technology Inc., i andre lande.
• Alle andre varemærker nævnt heri tilhører deres respektive virksomheder.
• © 2024, Microchip Technology Incorporated og dets datterselskaber. Alle rettigheder forbeholdes.
• ISBN: 9781668339879

Kvalitetsstyringssystem

• For information om Microchips kvalitetsstyringssystemer, besøg venligst www.microchip.com/quality.

Verdensomspændende salg og service

AMERIKA	ASIEN/PACIFIK	ASIEN/PACIFIK	EUROPA
Corporate Kontor 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tlf.: 480-792-7200 Fax: 480-792-7277 Teknisk support: www.microchip.com/support Web Adresse: www.microchip.com Atlanta Duluth, GA Tlf.: 678-957-9614 Fax: 678-957-1455 Austin, TX Tlf.: 512-257-3370 Boston Westborough, MA Tlf.: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tlf.: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tlf.: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tlf.: 248-848-4000 Houston, TX Tlf.: 281-894-5983 Indianapolis Noblesville, IN Tlf.: 317-773-8323 Fax: 317-773-5453 Tlf.: 317-536-2380 Los Angeles Mission Viejo, CA Tlf.: 949-462-9523 Fax: 949-462-9608 Tlf.: 951-273-7800 Raleigh, NC Tlf.: 919-844-7510 Ny York, NY Tlf.: 631-435-6000 San Jose, CA Tlf.: 408-735-9110 Tlf.: 408-436-4270 Canada – Toronto Tlf.: 905-695-1980 Fax: 905-695-2078	Australien – Sydney Tlf.: 61-2-9868-6733 Kina – Beijing Tlf.: 86-10-8569-7000 Kina – Chengdu Tlf.: 86-28-8665-5511 Kina – Chongqing Tlf.: 86-23-8980-9588 Kina – Dongguan Tlf.: 86-769-8702-9880 Kina – Guangzhou Tlf.: 86-20-8755-8029 Kina – Hangzhou Tlf.: 86-571-8792-8115 Kina – Hong Kong SAR Tlf.: 852-2943-5100 Kina – Nanjing Tlf.: 86-25-8473-2460 Kina – Qingdao Tlf.: 86-532-8502-7355 Kina – Shanghai Tlf.: 86-21-3326-8000 Kina – Shenyang Tlf.: 86-24-2334-2829 Kina – Shenzhen Tlf.: 86-755-8864-2200 Kina – Suzhou Tlf.: 86-186-6233-1526 Kina – Wuhan Tlf.: 86-27-5980-5300 Kina – Xian Tlf.: 86-29-8833-7252 Kina – Xiamen Tlf.: 86-592-2388138 Kina – Zhuhai Tlf.: 86-756-3210040	Indien – Bangalore Tlf.: 91-80-3090-4444 Indien – New Delhi Tlf.: 91-11-4160-8631 Indien – Pune Tlf.: 91-20-4121-0141 Japan – Osaka Tlf.: 81-6-6152-7160 Japan – Tokyo Tlf.: 81-3-6880- 3770 Korea – Daegu Tlf.: 82-53-744-4301 Korea – Seoul Tlf.: 82-2-554-7200 Malaysia – Kuala Lumpur Tlf.: 60-3-7651-7906 Malaysia – Penang Tlf.: 60-4-227-8870 Filippinerne – Manila Tlf.: 63-2-634-9065 Singapore Tlf.: 65-6334-8870 Taiwan – Hsin Chu Tlf.: 886-3-577-8366 Taiwan – Kaohsiung Tlf.: 886-7-213-7830 Taiwan - Taipei Tlf.: 886-2-2508-8600 Thailand – Bangkok Tlf.: 66-2-694-1351 Vietnam – Ho Chi Minh Tlf.: 84-28-5448-2100	Østrig – Wels Tlf.: 43-7242-2244-39 Fax: 43-7242-2244-393 Danmark – København Tlf.: 45-4485-5910 Fax: 45-4485-2829 Finland – Espoo Tlf.: 358-9-4520-820 Frankrig – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Tyskland – garching Tlf.: 49-8931-9700 Tyskland – Haan Tlf.: 49-2129-3766400 Tyskland – Heilbronn Tlf.: 49-7131-72400 Tyskland – Karlsruhe Tlf.: 49-721-625370 Tyskland – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Tyskland – Rosenheim Tlf.: 49-8031-354-560 Israel – Ra'anana Tlf.: 972-9-744-7705 Italien – Milano Tlf.: 39-0331-742611 Fax: 39-0331-466781 Italien – Padova Tlf.: 39-049-7625286 Holland – Drunen Tlf.: 31-416-690399 Fax: 31-416-690340 Norge – Trondheim Tlf.: 47-72884388 Polen – Warszawa Tlf.: 48-22-3325737 Rumænien – Bukarest Tel: 40-21-407-87-50 Spanien - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sverige – Gøteborg Tel: 46-31-704-60-40 Sverige – Stockholm Tlf.: 46-8-5090-4654 Storbritannien – Wokingham Tlf.: 44-118-921-5800 Fax: 44-118-921-5820

Dokumenter/ressourcer

MICROCHIP v2.3 Gen 2 Device Controller [pdfBrugervejledning v2.3, v2.2, v2.3 Gen 2 Device Controller, v2.3, Gen 2 Device Controller, Device Controller, Controller

Referencer

• Brugermanual