Intel Interlaken 2nd Gen FPGA IP Release Notes
Interlaken (2. generation) Intel® FPGA IP-udgivelsesbemærkninger
Hvis en udgivelsesnote ikke er tilgængelig for en specifik IP-kerneversion, har IP-kernen ingen ændringer i den version. For oplysninger om IP-opdateringsudgivelser op til v18.1 henvises til Intel Quartus Prime Design Suite Update Release Notes. Intel® FPGA IP-versioner matcher Intel Quartus® Prime Design Suite-softwareversionerne indtil v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 har Intel FPGA IP et nyt versionsstyringssystem. Intel FPGA IP-versionsnummeret (XYZ) kan ændres med hver Intel Quartus Prime-softwareversion. En ændring i:
- X angiver en større revision af IP. Hvis du opdaterer Intel Quartus Prime-softwaren, skal du genskabe IP'en.
- Y angiver, at IP'en indeholder nye funktioner. Gendan din IP for at inkludere disse nye funktioner.
- Z angiver, at IP'en indeholder mindre ændringer. Gendan din IP for at inkludere disse ændringer.
- Intel Quartus Prime Design Suite Update Release Notes
- Interlaken (2. generation) Intel FPGA IP-brugervejledning
- Errata for Interlaken (2. generation) Intel FPGA IP i vidensbasen
- Interlaken (2. generation) Intel Stratix 10 FPGA IP Design Example Brugervejledning
- Interlaken (2. generation) Intel Agilex FPGA IP Design Example Brugervejledning
- Introduktion til Intel FPGA IP Cores
Interlaken (2. generation) Intel FPGA IP v20.0.0
Tabel 1. v20.0.0 2020.10.05
| Intel Quartus Prime-version | Beskrivelse | Indvirkning |
|
20.3 |
Tilføjet understøttelse af 25.78125 Gbps datahastighed. | — |
| Modificeret datahastighedsunderstøttelsen fra 25.3 Gbps til 25.28 Gbps og 25.8 Gbps til 25.78125 Gbps. |
— |
Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
Andre navne og mærker kan hævdes som andres ejendom.
Interlaken (2. generation) Intel FPGA IP v19.3.0
Tabel 2. v19.3.0 2020.06.22
| Intel Quartus Prime-version | Beskrivelse | Indvirkning |
|
19.3.0 |
IP'en understøtter nu Interlaken Look-aside-funktionen. | — |
| Tilføjet nyt Aktiver Interlaken Look-aside-tilstand parameter i IP-parametereditoren. | Du kan konfigurere IP'en i Interlaken Look-aside-tilstand. | |
| Valg af overførselstilstand parameter fjernes fra den aktuelle version af Intel Quartus Prime-softwaren. |
— |
|
| Tilføjet 12.5 Gbps datahastighedsunderstøttelse for antallet af baner 10 i H-tile og E-tile (NRZ-tilstand) IP-kernevariationer. |
— |
|
| Fjernede følgende signaler fra IP'en:
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
— |
|
| Tilføjet følgende nye signaler:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| Fjernet følgende to forskydninger fra registerkortet:
• 16'40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| Hardwaretest af designet example er nu tilgængelig til Intel Agilex™-enheder. | Du kan teste designet f.eksample på Intel Agilex F-serie Transceiver-SoC Development Kit. | |
| Du kan ændre datahastigheden og transceiverens referenceklokfrekvens til lidt forskellige værdier for din Interlaken (2nd Generation) IP-instans, der er målrettet mod Intel Stratix® 10 H-tile eller E-tile-enhed. Se denne KDB for information om, hvordan du ændrer datahastigheden. |
Du kan tilpasse datahastighederne afhængigt af fliserne. |
Interlaken (2. generation) Intel FPGA IP v19.2.1
Tabel 3. v19.2.1 2019.09.27
| Intel Quartus Prime-version | Beskrivelse | Indvirkning |
|
19.3 |
Offentlig udgivelse til Intel Agilex-enheder med E-tile-transceivere. | — |
| Omdøbt Interlaken (2nd Generation) Intel Stratix 10 FPGA IP til Interlaken (2nd Generation) Intel FPGA IP |
— |
Interlaken (2. generation) Intel Stratix 10 FPGA IP v18.1 Update 1
Tabel 4. Version 18.1 Opdatering 1 2019.03.15
| Beskrivelse | Indvirkning |
| Tilføjet multi-segment mode support. | — |
| Tilføjet Antal segmenter parameter. | — |
| • Tilføjet understøttelse af vognbane- og datahastighedskombinationer som følger:
— For Intel Stratix 10 L-tile-enheder: • 4 baner med 12.5/25.3/25.8 Gbps banehastigheder • 8 baner med 12.5 Gbps banehastigheder — For Intel Stratix 10 H-tile-enheder: • 4 baner med 12.5/25.3/25.8 Gbps banehastigheder • 8 baner med 12.5/25.3/25.8 Gbps banehastigheder • 10 baner med 25.3/25.8 Gbps banehastigheder — For Intel Stratix 10 E-tile (NRZ) enheder: • 4 baner med 6.25/12.5/25.3/25.8 Gbps banehastigheder • 8 baner med 12.5/25.3/25.8 Gbps banehastigheder • 10 baner med 25.3/25.8 Gbps banehastigheder • 12 baner med 10.3125 Gbps banehastighed |
— |
| • Tilføjet følgende nye transmitterende brugergrænsefladesignaler:
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • Tilføjet følgende nye modtagerbrugergrænsefladesignaler:
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
— |
Interlaken (2. generation) Intel Stratix 10 FPGA IP v18.1
Tabel 5. Version 18.1 2018.09.10
| Beskrivelse | Indvirkning | Noter |
| Omdøbte dokumentfeltet til Interlaken (2. generation) Intel Stratix 10 FPGA IP brugervejledning |
— |
— |
| Tilføjet VHDL-simuleringsmodel og testbench-understøttelse til Interlaken (2nd Generation) IP-kerne. |
— |
— |
| Tilføjet følgende nye registre til IP-kernen: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | Disse registre er kun tilgængelige i Intel Stratix 10 E-Tile enhedsvariationer. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken (2. generation) Intel FPGA IP v18.0.1
Tabel 6. Version 18.0.1 juli 2018
| Beskrivelse | Indvirkning | Noter |
| Tilføjet understøttelse af Intel Stratix 10-enheder med E-Tile-transceivere. |
— |
— |
| Tilføjet 53.125 Gbps datahastighedsunderstøttelse til Intel Stratix 10 E-Tile-enheder i PAM4-tilstand. |
— |
— |
| Tilføjet clocksignal mac_clkin til Intel Stratix 10 E-Tile-enheder i PAM4-tilstand |
— |
— |
Interlaken (2. generation) Intel FPGA IP v18.0
Tabel 7. Version 18.0 maj 2018
| Beskrivelse | Indvirkning | Noter |
| Omdøbt Interlaken IP-kernen (2nd Generation) til Interlaken (2nd Generation) Intel FPGA IP i henhold til Intels rebranding. |
— |
— |
| Tilføjet 25.8 Gbps datahastighedsunderstøttelse for antallet af baner 6 og 12. |
— |
— |
| Tilføjet understøttelse af Cadence Xcelium* Parallel simulator. |
— |
— |
Interlaken IP Core (2. generation) v17.1
Tabel 8. Version 17.1 november 2017
| Beskrivelse | Indvirkning | Noter |
| Oprindelig udgivelse i Intel FPGA IP-biblioteket. | — | — |
Relateret information
Interlaken IP Core (2. generation) brugervejledning
Interlaken (2nd Generation) Intel FPGA IP User Guide Archives
| Quartus version | IP Core version | Brugervejledning |
| 20.2 | 19.3.0 | Interlaken (2nd Generation) FPGA IP brugervejledning |
| 19.3 | 19.2.1 | Interlaken (2nd Generation) FPGA IP brugervejledning |
| 19.2 | 19.2 | Interlaken (2nd Generation) FPGA IP brugervejledning |
| 18.1.1 | 18.1.1 | Interlaken (2. generation) Intel Stratix 10 FPGA IP brugervejledning |
| 18.1 | 18.1 | Interlaken (2. generation) Intel Stratix 10 FPGA IP brugervejledning |
| 18.0.1 | 18.0.1 | Interlaken (2nd Generation) FPGA IP brugervejledning |
| 18.0 | 18.0 | Interlaken (2. generation) Intel FPGA IP-brugervejledning |
| 17.1 | 17.1 | Interlaken IP Core (2. generation) brugervejledning |
IP-versioner er de samme som Intel Quartus Prime Design Suite-softwareversioner op til v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 eller nyere har IP-kerner et nyt IP-versionssystem. Hvis en IP-kerneversion ikke er angivet, gælder brugervejledningen til den tidligere IP-kerneversion.
Dokumenter/ressourcer
 |
Intel Interlaken 2nd Gen FPGA IP Release Notes [pdf] Instruktioner Interlaken 2nd Gen FPGA IP Release Notes, Interlaken 2nd Gen, FPGA IP Release Notes |
