DSP Builder til Intel FPGA'er
Produktinformation
Produktet hedder DSP Builder til Intel FPGA'er. Det er et softwareværktøj, der giver brugerne mulighed for at designe og implementere digital signalbehandling (DSP) algoritmer på Intel FPGA'er. Værktøjet giver en grafisk grænseflade, der integreres med MathWorks MATLAB og Simulink-værktøjet, hvilket giver brugerne mulighed for at designe DSP-systemer ved hjælp af en blokdiagramtilgang. Værktøjet har forskellige versioner, hvor den seneste version er 22.4. Produktet har gennemgået flere revisioner, hvor hver revision introducerer nye funktioner, fejlrettelser og forbedringer. Revisionshistoriktabellen giver en oversigt over de ændringer, der er foretaget i hver version. Produktet har to bloksæt-udgaver: standardbloksættet og det avancerede bloksæt. Standardbloksættet er tilgængeligt til Intel Quartus Prime Standard Edition, mens det avancerede bloksæt er tilgængeligt til både Intel Quartus Prime Pro Edition og Intel Quartus Prime Standard Edition. Produktet har systemkrav, der skal opfyldes for korrekt installation og brug. Det kræver mindst én version af MathWorks MATLAB og Simulink-værktøjet med understøttelse af 64-bit versioner af MATLAB. Intel Quartus Prime-softwareversionen skal matche den version af DSP Builder til Intel FPGA'er, der bruges. Det avancerede bloksæt bruger Simulink fixpunkttyper til alle operationer og kræver licenserede versioner af Simulink Fixed Point. Intel anbefaler også DSP System Toolbox og Communications System Toolbox for yderligere funktionalitet.
Produktbrugsvejledning
- Sørg for, at du har en kompatibel version af MathWorks MATLAB og Simulink-værktøjet installeret på din arbejdsstation. Værktøjet understøtter kun 64-bit versioner af MATLAB.
- Sørg for, at du har den korrekte version af Intel Quartus Prime-software installeret. Versionen skal matche den version af DSP Builder til Intel FPGA'er, du bruger.
- Start DSP Builder til Intel FPGA'er, og åbn den grafiske grænseflade.
- Design dit DSP-system ved hjælp af blokdiagrammetoden fra værktøjet. Brug de tilgængelige blokke og funktioner til at konstruere din ønskede algoritme.
- Tag advantage af Simulink fikspunkttyperne til alle operationer i dit design. Sørg for, at du har de nødvendige licenser til Simulink Fixed Point.
- Hvis du har brug for yderligere funktionalitet, kan du overveje at bruge DSP System Toolbox og Communications System Toolbox, som anbefales af Intel.
- Når dit design er færdigt, kan du generere det nødvendige files til programmering af en Intel FPGA.
Ved at følge disse brugsanvisninger vil du være i stand til effektivt at designe og implementere DSP-algoritmer på Intel FPGA'er ved hjælp af DSP Builder til Intel FPGA'er.
DSP Builder til Intel® FPGA'er Release Notes
Relateret information
- Vidensbase
- Softwareinstallation og licensering
trykfejl
Errata er funktionsfejl eller fejl, som kan medføre, at produktet afviger fra offentliggjorte specifikationer. Dokumentationsproblemer omfatter fejl, uklare beskrivelser eller udeladelser fra aktuelle offentliggjorte specifikationer eller produktdokumenter.
For fuldstændig information om errata og de versioner, der er påvirket af errata, henvises til Knowledge Base-siden for Intel® webwebsted.
Relateret information
Vidensbase
DSP Builder til Intel FPGAs Advanced Blockset Revision History
| Version | Dato | Beskrivelse |
| 22.4 | 2022.12.12 | Tilføjet Matrix Multiply Engine Design Example. |
| 22.3 | 2022.09.30 | • Forbedret ydeevne:
— DSP Builder bruger nu FP DSP-blokken til FP16 og Bfloat16, korrekt afrundet, Tilføje, Sub or AddSub på Intel Agilex-enheder — Giver adgang til DSP tunge og DSP lette arkitekturer til eksponentiel og naturlig log i DSP Builder-bloksættet. — forbedret FP FFT-logikbrug til to FP-formater med lavere præcision: FP16 og FP19. • Forbedret integration af DSP Builder-design med anden IP i Platform Designer. — DSP Builder ruller ikke ud, men holder vektorer af (valgfrit) komplekse signaler sammen som en enkelt ledningsenhed. — Du kan også tildele en brugerdefineret rolle til kanalen. DSP Builder tildeler automatisk flere kanaler med unikke navne ved at sætte grænsefladen foran DSP Builder-modelnavnet. • Forbedret standardkonfigurationen af FFT blokke for at minimere fejl ved ændring af FFT-parametrene. • Mulighed for at nulstille den interne tilstand af GRAN blokere under en varm nulstilling. • Tilføjet et bibliotek, der indeholder de Simulink-blokke, som DSP Builder-designer understøtter. |
| 22.2 | 2022.03.30 | Reduceret intern iteration tæller ind CORDIC blok for at reducere ressourceforbrug og øge nøjagtigheden. |
| fortsatte… | ||
| Version | Dato | Beskrivelse |
| 22.1 | 2022.06.30 | • Tilføjet latensrapportering til GPIO blok (svarende til latensrapportering på Kanal IO
blokke). • Tilføjet en hybrid back-to-back VFFT blok, som understøtter kontinuerlig streaming af data, når FFT-størrelsen ændres uden at skulle skylle FFT-pipelinen. • Tilføjet understøttelse af Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX i DSP Builder Advanced Pro. Du skal kompilere den genererede RTL med Intel Quartus Std edition. • Udvidet læseadgangskontrolmekanismen til SharedMems blok • Forbedret DSP-blokpakning ved konvertering Tilføje, Sub, og mux til en dynamik AddSub blok |
| 21.4 | 2021.12.30 | Tilføjet AXI4StreamReceiver og AXI4StreamTransmitter til Streaming bibliotek |
| 21.3 | 2021.09.30 | • Tilføjet DFT-bibliotek med DFT, Genbestil blok, og ReorderAndRescale blokke
• Tilføjet understøttelse af Cyclone V-enheder • Tilføjet kontroller for rådgivende læseadgang (RA) til DSP Builder-hukommelsesblokke • Tilføjet et forenklet back-to-back FFT-bloksæt • Tilføjet mulighed for at installere DSP Builder selvstændigt uden at kræve en versionskompatibel Intel Quartus Prime-installation |
| 21.1 | 2021.06.30 | • Tilføjet Finite State Machine blok og design example.
• Tilføjet understøttelse af MATLAB version: R2020b |
| 20.1 | 2020.04.13 | Fjernet enhedsvælger ind Enhedsparametre panel. |
| 2019.09.01 | Tilføjet understøttelse af Intel Agilex®-enheder. | |
| 19.1 | 2019.04.01 | • Tilføjet understøttelse af to nye flydende-komma-typer float16_m7 (bfloat) og float19_m10.
• Tilføjet afhængig latensfunktion. • Tilføjet rapportering på FIFO-bufferfyldningsniveau. |
| 18.1 | 2018.09.17 | • Tilføjet HDL-import.
• Tilføjet C++ softwaremodeller. |
| 18.0 | 2018.05.08 | • Tilføjet understøttelse af automatisk nulstillingsminimering af DSP Builder-design. Reset-minimering bestemmer det minimale sæt af registre i et design, der kræver nulstilling, samtidig med at designets korrekte funktionalitet bevares. Reduktion af antallet af registre, som DSP Builder nulstiller, kan give forbedret kvalitet af resultater, dvs. reduceret areal og øget Fmax.
• Tilføjet understøttelse af bitfelter til SharedMem blok. Disse felter giver analog funktionalitet til den eksisterende bitfeltunderstøttelse i RegField og RegOut blokke. • Tilføjet beta-understøttelse af HDL-import, som inkorporerer VHDL- eller Verilog HDL-syntetiserbare designs i et DSP Builder-design. Du kan derefter cosimulere det importerede design med DSP Builder Simulink-komponenter. HDL-import inkluderer en minimal brugergrænseflade, men kræver en vis manuel opsætning. For at bruge denne funktion skal du have en licens til MathWorks HDL Verifier-værktøjet. |
| 17.1 | 2017.11.06 | • Tilføjet super-sample NCO design example.
• Tilføjet understøttelse af Intel Cyclone® 10- og Intel Stratix® 10-enheder. • Fjernede forekomster af Signaler blok. • Slettet WYSIWYG-indstilling til SynteseInfo blok. |
| 17.0 | 2017.05.05 | • Omdannede til Intel
• Forældet Signaler blok • Tilføjet Gaussisk og Random Number Generator design f.eksamples • Tilføjet supers i variabel størrelseampled FFT design example • Tilføjet HybridVFFT blok • Tilføjet GenereltVTwiddle og GenereltMultVTwiddle blokke |
| 16.1 | 2016.11.10 | • Tilføjet 4-kanals 2-antenne DUC og DDC til LTE reference design
• Tilføjet BFU_simple blok • Oprettet Standard- og Pro-udgaver. Pro understøtter Arria 10-enheder; Standard støtter alle andre familier. • Forældet Signaler blok • Tilføjet funktionalitet til indstilling af Avalon-MM-grænsefladeindstillingerne i DSP Builder-menuen |
| fortsatte… | ||
| Version | Dato | Beskrivelse |
| 16.0 | 2016.05.02 | • Omorganiserede biblioteker
• Forbedrede foldningsresultater på MAX 10 enheder • Tilføjet nyt design examples: — Gaussisk tilfældig talgenerator — DUC_4C4T4R og DDC_4C4T4R LTE digital op- og nedkonvertering • Tilføjet ny FFT-beskæringsstrategi: prune_to_widths() |
| 15.1 | 2015.11.11 | • Forældet Kør Quartus II og Kør Modelsim blokke
• Tilføjet urkrydsningsstøtte • Tilføjet rekonfigurerbare FIR-filtre • Forbedrede busgrænseflader: — Forbedret fejlkontrol og rapportering — Forbedret simuleringsnøjagtighed — Forbedret busslave-logikimplementering — Forbedret urgennemgang • Ændrede nogle Avalon-MM-grænseflader • Tilføjet nye blokke: — Indfang værdier — Fanout — Pause — Vectorfanout • Tilføjet IIR: fuld-rate fast-point og IIR: fuld-rate floating-point-demoer • Tilføjet sende og modtage modem reference design |
| 15.0 | maj 2015 | • Tilføjet understøttelse af SystemVerilog-output
• Tilføjet eksternt hukommelsesbibliotek • Tilføjet Ekstern hukommelse blok • Tilføjet nyt Tillad skrivning på begge porte parameter til DualMem blok • Ændrede parametre til AvalonMMSlaveSettings blok |
| 14.1 | december 2014 | • Tilføjet understøttelse af Arria 10 hard-floating-point blokke
• Tilføjet BusStimulus og BusStimulusFileLæserblokke til hukommelseskortede registre design f.eksample. • Tilføjet AvalonMMSlaveSettings-blok og DSP Builder > Avalon Interfaces > Avalon-MM slave menuvalg • Fjernede busparametre fra styre- og signalblokke • Fjernede følgende design examples: — Color Space Converter (Resource Sharing Folding) — Interpolerende FIR-filter med opdateringskoefficienter — Primitivt FIR-filter (Resource Sharing Folding) — Single-Stage IIR-filter (Resource Sharing Folding) — Tre-stage IIR-filter (Resource Sharing Folding) • Tilføjet system-in-the-loop-understøttelse • Tilføjet nye blokke: — Floating-point klassifikator — Floating-point multiplikation akkumuleres — Tilføjet hypotenusefunktion til matematikblok • Tilføjet design examples: — Farverumskonverter — Kompleks FIR — CORDIC fra Primitive Blocks — Crest faktor reduktion — Foldende GRAN — Variabel heltalshastighedsdecimeringsfilter — Vektorsortering – sekventiel og iterativ |
| fortsatte… | ||
| Version | Dato | Beskrivelse |
| • Tilføjet referencedesign:
— Crest faktor reduktion — Direkte RF med Synthesizable Testbench — Dynamisk decimeringsfilter — Rekonfigurerbart decimeringsfilter — Variabel heltalshastighedsdecimeringsfilter • Fjernet ressourcedelingsmappe • Opdateret ALU-mappe |
||
| 14.0 | juni 2014 | • Tilføjet understøttelse af MAX 10 FPGA'er.
• Fjernet understøttelse af Cyclone III- og Stratix III-enheder • Forbedret DSP Builder Kør ModelSim mulighed, som nu giver dig mulighed for at køre ModelSim til design på øverste niveau eller individuelle undermoduler • Ændrede genereringen af HDL til biblioteket på enhedsniveau (under det angivne RTL-målbibliotek) i stedet for i et hierarki af mapper • Tilføjet læsesignal på businterface • Tilføjet clear port på FIFO • Forældede 13 FFT-blokke • Tilføjet nyt design examples: — Avalon-ST Interface (Input og Output FIFO buffer) med modtryk — Avalon-ST-interface (output FIFO-buffer) med modtryk — Fixed-point matematiske funktioner — Brøkkvadratrod ved hjælp af CORDIC — Normalisator — Parallel FFT — Parallel Floating-Point FFT — Kvadratrod ved hjælp af CORDIC — Omskiftelig FFT/iFFT — Variabel størrelse FFT med fast punkt — FFT med variabel størrelse med fast punkt uden BitReverseCoreC-blok — Variabel størrelse fastpunkt iFFT — Variabel størrelse Fixed-Point iFFT uden BitReverseCoreC Block — Flydende punkt FFT med variabel størrelse — Flydende punkt-FFT med variabel størrelse uden BitReverseCoreC-blok — Flydende punkt med variabel størrelse iFFT — Floating-Point iFFT med variabel størrelse uden BitReverseCoreC-blok • Tilføjet nye blokke: — Forankret Forsinkelse — Aktiveret forsinkelseslinje — Aktiveret feedbackforsinkelse — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P og FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X og FFT64X — FFT2, FFT4, VFFT2 og VFFT4 — General Multitwiddle og General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hybrid FFT (Hybrid_FFT) — Parallel Pipelined FFT (PFFT_Pipe) — Klar |
| 13.1 | november 2013 | • Fjernet understøttelse af følgende enheder:
— Arria GX — Cyklon II — HardCopy II, HardCopy III og HardCopy IV — Stratix, Stratix II, Stratix GX og Stratix II GX • Forbedret ALU-foldeflow • Tilføjet nye funktioner til Math blok. |
| fortsatte… | ||
| Version | Dato | Beskrivelse |
| • Tilføjet Simulink fi-blokmulighed til Const-, DualMem- og LUT-blokke
• Tilføjet nyt design examples: — Variabel præcision i realtid FFT — Interpolerende FIR-filter med opdateringskoefficienter — Tidsforsinkelsesstråleformer • Tilføjet nye blokke: — Forankret Forsinkelse — Polynomium — TwiddleAngle — TwiddleROM og TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | maj 2013 | • Opdateret enhedsblok med ny enhedsvælgermenu.
• Tilføjet nye ModelPrim-blokke: — Konst Mult — Del - MinMax — Forkaste — Skalært produkt • Tilføjet ni nye FFT-blokke • Tilføjet ti nye FFT-demonstrationer |
| 12.1 | november 2012 | • Tilføjet ALU-foldefunktion
• Tilføjet forbedret præcision med flydende komma • Tilføjet følgende nye ModelPrim-blokke: — TilføjSub — AddSubFused — CmpCtrl — Matematik — Maksimum og Minimum — MinMaxCtrl - Rund — Trig • Tilføjet følgende nye FFT-blokke: — Edge Detect (EdgeDetect) — Pulsdeler (PulseDivider) — Pulsmultiplikator (PulseMultiplier) — Bit-Reverse FFT med naturligt output (FFT_BR_Natural) • Tilføjet følgende nye FIR design examples: — Super-sampet decimerende FIR-filter — Super-sample fraktioneret FIR-filter • Tilføjet position, hastighed og strømstyring for AC-motorer (med ALU-foldning) design f.eksample |
Relateret information
DSP Builder Advanced Blockset Håndbog
Systemkrav
- DSP Builder til Intel FPGA'er integreres med MathWorks MATLAB- og Simulink-værktøjer og med Intel Quartus® Prime-softwaren.
- Sørg for, at mindst én version af MathWorks MATLAB og Simulink-værktøjet er tilgængelig på din arbejdsstation, før du installerer DSP Builder til Intel FPGA'er. Du bør bruge den samme version af Intel Quartus Prime-softwaren og DSP Builder til Intel FPGA'er. DSP Builder til Intel FPGA'er understøtter kun 64-bit versioner af MATLAB.
- Fra v18.0 er DSP Builder til Intel FPGAs avancerede bloksæt tilgængelig til Intel Quartus Prime Pro Edition og Intel Quartus Prime Standard Edition. DSP Builder til Intel FPGAs standardbloksæt er kun tilgængelig til Intel Quartus Prime Standard Edition.
Tabel 2. DSP Builder til Intel FPGA'er MATLAB afhængigheder
| Version | MATLAB understøttede versioner | ||
| DSP Builder Standard Bloksæt | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Ikke tilgængelig | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Ikke tilgængelig | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Ikke tilgængelig | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Ikke tilgængelig | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Ikke tilgængelig | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Ikke tilgængelig | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Ikke tilgængelig | R2019a R2018b R2018a R2017b | |
| fortsatte… | |||
| Version | MATLAB understøttede versioner | ||
| DSP Builder Standard Bloksæt | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Ikke understøttet | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Note:
DSP Builder til Intel FPGAs avancerede bloksæt bruger Simulink fix-point-typer til alle operationer og kræver licenserede versioner af Simulink Fixed Point. Intel anbefaler også DSP System Toolbox og Communications System Toolbox, som nogle designer f.eksamples brug.
Relateret information
Intel-softwareinstallation og -licensering.
DSP Builder til Intel® FPGA'er Release Notes 9
Dokumenter/ressourcer
 |
intel DSP Builder til Intel FPGA'er [pdfBrugervejledning DSP Builder til Intel FPGA'er, Builder til Intel FPGA'er, Intel FPGA'er, FPGA'er |