25G Ethernet Intel® FPGA IP Release Notes
Brugervejledning
25G Ethernet Intel FPGA IP Release Notes (Intel Agilex-enheder)
Intel® FPGA IP-versioner matcher Intel Quartus® Prime Design Suite-softwareversionerne indtil v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 har Intel FPGA IP et nyt versionsstyringssystem.
Intel FPGA IP-versionsnummeret (XYZ) kan ændres med hver Intel Quartus Prime-softwareversion. En ændring i:
- X angiver en større revision af IP. Hvis du opdaterer Intel Quartus Prime-softwaren, skal du genskabe IP'en.
- Y angiver, at IP'en indeholder nye funktioner. Gendan din IP for at inkludere disse nye funktioner.
- Z angiver, at IP'en indeholder mindre ændringer. Gendan din IP for at inkludere disse ændringer.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
Tabel 1. v1.0.0 2022.09.26
| Intel Quartus Prime-version | Beskrivelse | Indvirkning |
| 22.3 | Tilføjet understøttelse af Intel Agilex™ F-tile-enhedsfamilie. • Kun 25G hastighed understøttes. • 1588 Precision Time Protocol understøttes ikke. |
— |
Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester. *Andre navne og mærker kan hævdes at være andres ejendom.
ISO
9001:2015
Registreret
25G Ethernet Intel FPGA IP Release Notes (Intel Stratix 10-enheder)
Hvis en udgivelsesnote ikke er tilgængelig for en specifik IP-version, har IP-adressen ingen ændringer i den version. For oplysninger om IP-opdateringsudgivelser op til v18.1 henvises til Intel Quartus Prime Design Suite Update Release Notes.
Intel FPGA IP-versioner matcher Intel Quartus Prime Design Suite-softwareversionerne indtil v19.1. Starter i Intel Quartus Prime Design Suite-softwareversion 19.2, Intel
FPGA IP har et nyt versionssystem.
Intel FPGA IP-versionsnummeret (XYZ) kan ændres med hver Intel Quartus Prime-softwareversion. En ændring i:
- X angiver en større revision af IP. Hvis du opdaterer Intel Quartus Prime-softwaren, skal du genskabe IP'en.
- Y angiver, at IP'en indeholder nye funktioner. Gendan din IP for at inkludere disse nye funktioner.
- Z angiver, at IP'en indeholder mindre ændringer. Gendan din IP for at inkludere disse ændringer.
Relateret information
- Intel Quartus Prime Design Suite Update Release Notes
- 25G Ethernet Intel Stratix®10 FPGA IP Brugervejledning Arkiver
- 25G Ethernet Intel Stratix® 10 FPGA IP Design Eksample Brugervejledning Arkiver
- Errata for 25G Ethernet Intel FPGA IP i Knowledge Base
2.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabel 2. v19.4.1 2020.12.14
| Intel Quartus Prime-version | Beskrivelse | Indvirkning |
| 20.4 | Længdekontrolopdatering på VLAN-rammer: • I tidligere versioner af 25G Ethernet Intel FPGA IP påstås en overdimensioneret rammefejl, når følgende betingelser er opfyldt: 1. VLAN en. VLAN-detektion er aktiveret. b. IP'en sender/modtager frames med en længde svarende til den maksimale TX/RX framelængde plus 1 til 4 oktetter. 2. SVLAN en. SVLAN-detektion er aktiveret. b. IP'en sender/modtager frames med en længde svarende til den maksimale TX/RX framelængde plus 1 til 8 oktetter. • I denne version er IP'en opdateret for at rette op på denne adfærd. |
— |
| Opdaterede Avalon® hukommelseskortlagt grænsefladeadgang til status_*-grænsefladen for at forhindre Avalon memory-mapped timeout under læsninger til ikke-eksisterende adresser: • I tidligere versioner af 25G Ethernet Intel FPGA IP, Avalon memory-mapped interface-læsninger til ikke-eksisterende adresser på status_*-grænsefladen ville hævde status_waitrequest, indtil Avalon memorymapped masterens anmodning timeout. Problemet er nu blevet rettet til ikke at tilbageholde venteanmodning, når der tilgås en ikke-eksisterende adresse. |
— | |
| RS-FEC-aktiverede varianter understøtter nu 100 % gennemløb. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabel 3. v19.4.0 2019.12.16
| Intel Quartus Prime-version | Beskrivelse | Indvirkning |
| 19.4 | rx_am_lock adfærdsændring: • I tidligere versioner af 25G Ethernet Intel FPGA IP opfører rx_am_lock-signalet det samme som rx_block_lock på tværs af alle varianter. • I denne version, for RSFEC-aktiverede varianter af IP'en, hævder rx_am_lock nu, når justeringslås er opnået. For ikke-RSFEC-aktiverede varianter opfører rx_am_lock sig stadig på samme måde som rx_block_lock. |
Interfacesignalet, rx_am_lock, opfører sig anderledes end de tidligere versioner for de RSFEC-aktiverede varianter. |
| Opdaterede RX MAC Start of Packet: • I tidligere versioner søger RX MAC kun efter et START-tegn for at bestemme starten på en pakke. • I denne version kontrollerer RX MAC'en nu for indgående pakker til Start of Frame Delimiter (SFD) ud over START-tegnet som standard. • Hvis præamble-pass-through-tilstanden er aktiveret, kontrollerer MAC'en kun for START-tegnet for at tillade brugerdefineret præamble. |
— | |
| Tilføjet et nyt register for at aktivere præambelkontrol: • I RX MAC-registrene kan registret ved offset 0x50A [4] skrives til 1 for at aktivere præambelkontrollen. Dette register er en "ligeglad", når præamble pass-through er aktiveret. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
Tabel 4. v19.3.0 2019.09.30
| Intel Quartus Prime-version | Beskrivelse | Indvirkning |
| 19.3 | For en MAC+PCS+PMA-variant er navnet på transceiver-indpakningsmodulet nu dynamisk genereret. Dette forhindrer uønsket modulkollision, hvis flere forekomster af IP'en bruges i et system. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
Tabel 5. v19.2.0 2019.07.01
| Intel Quartus Prime-version | Beskrivelse | Indvirkning |
| 19.2 | Design Eksample til 25G Ethernet Intel FPGA IP: • Opdaterede måludviklingssættets mulighed for Intel Stratix® 10-enheder fra Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit til Intel Stratix 10 10 GX Signal Integrity L-Tile (Produktion) Udviklingssæt. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
Tabel 6. v19.1 april 2019
| Beskrivelse | Indvirkning |
| Tilføjet en ny funktion—Adaptiv tilstand til RX PMA Adaptation: • Tilføjet en ny parameter – Aktiver automatisk tilpasningsudløsning for RX PMA CTLE/DFE-tilstand. |
Disse ændringer er valgfrie. Hvis du ikke opgraderer din IP-kerne, har den ikke denne nye funktion. |
| Omdøbte parameteren Enable Altera Debug Master Endpoint (ADME) til Enable Native PHY Debug Master Endpoint (NPDME) i henhold til Intels rebranding i Intel Quartus Prime Pro Edition-softwaren. Intel Quartus Prime Standard Edition-softwaren bruger stadig Enable Altera Debug Master Endpoint (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
Tabel 7. Version 18.1 september 2018
| Beskrivelse | Indvirkning |
| Tilføjet en ny funktion—Elective PMA: • Tilføjet en ny parameter—Kernevarianter. |
Disse ændringer er valgfrie. Hvis du ikke opgraderer din IP-kerne, har den ikke disse nye funktioner. |
| • Tilføjet et nyt signal til 1588 Precision Time Protocol Interface—latency_sclk. | |
| Design Eksample til 25G Ethernet Intel FPGA IP: Omdøbt måludviklingssættets mulighed for Intel Stratix 10-enheder fra Stratix 10 GX FPGA Development Kit til Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
— |
Relateret information
- 25G Ethernet Intel Stratix 10 FPGA IP Brugervejledning
- 25G Ethernet Intel Stratix 10 FPGA IP Design Eksample Brugervejledning
- Errata for 25G Ethernet IP-kerne i Knowledge Base
2.7. 25G Ethernet Intel FPGA IP v18.0
Tabel 8. Version 18.0 maj 2018
| Beskrivelse | Indvirkning |
| Oprindelig udgivelse til Intel Stratix 10-enheder. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP Brugervejledning Arkiver
IP-versioner er de samme som Intel Quartus Prime Design Suite-softwareversioner op til v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 eller nyere har IP-kerner et nyt IP-versionssystem.
Hvis en IP-kerneversion ikke er angivet, gælder brugervejledningen til den tidligere IP-kerneversion.
| Intel Quartus Prime-version | IP Core version | Brugervejledning |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Brugervejledning |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Brugervejledning |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Brugervejledning |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP Brugervejledning |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP Brugervejledning |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Brugervejledning |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Brugervejledning |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Brugervejledning |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Eksample Brugervejledning Arkiver
IP-versioner er de samme som Intel Quartus Prime Design Suite-softwareversioner op til v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 eller nyere har IP-kerner et nyt IP-versionssystem.
Hvis en IP-kerneversion ikke er angivet, gælder brugervejledningen til den tidligere IP-kerneversion.
| Intel Quartus Prime-version | IP Core version | Brugervejledning |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Eksample Brugervejledning |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Eksample Brugervejledning |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design Eksample Brugervejledning |
25G Ethernet Intel FPGA IP Release Notes (Intel Arria 10-enheder)
Hvis en udgivelsesnote ikke er tilgængelig for en specifik IP-version, har IP-adressen ingen ændringer i den version. For oplysninger om IP-opdateringsudgivelser op til v18.1 henvises til Intel Quartus Prime Design Suite Update Release Notes.
Intel FPGA IP-versioner matcher Intel Quartus Prime Design Suite-softwareversionerne indtil v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 har Intel FPGA IP et nyt versionsstyringssystem.
Intel FPGA IP-versionsnummeret (XYZ) kan ændres med hver Intel Quartus Prime-softwareversion. En ændring i:
- X angiver en større revision af IP. Hvis du opdaterer Intel Quartus Prime-softwaren, skal du genskabe IP'en.
- Y angiver, at IP'en indeholder nye funktioner. Gendan din IP for at inkludere disse nye funktioner.
- Z angiver, at IP'en indeholder mindre ændringer. Gendan din IP for at inkludere disse ændringer.
Relateret information
- Intel Quartus Prime Design Suite Update Release Notes
- 25G Ethernet Intel Arria® 10 FPGA IP Brugervejledning
- 25G Ethernet Intel Arria® 10 FPGA IP Design Eksample Brugervejledning
- Errata for 25G Ethernet Intel FPGA IP i Knowledge Base
3.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabel 9. v19.4.1 2020.12.14
| Intel Quartus Prime version | Beskrivelse | Indvirkning |
| 20.4 | Længdekontrolopdatering på VLAN-rammer: • I tidligere versioner af 25G Ethernet Intel FPGA IP påstås en overdimensioneret rammefejl, når følgende betingelser er opfyldt: 1. VLAN en. VLAN-detektion er aktiveret. b. IP'en sender/modtager frames med en længde svarende til den maksimale TX/RX framelængde plus 1 til 4 oktetter. 2. SVLAN en. SVLAN-detektion er aktiveret. b. IP'en sender/modtager frames med en længde svarende til den maksimale TX/RX framelængde plus 1 til 8 oktetter. • I denne version er IP'en opdateret for at rette op på denne adfærd. |
— |
| Opdaterede Avalon-hukommelseskortlagte grænsefladeadgang til status_*-grænsefladen for at forhindre Avalon memory-mapped timeout under læsninger til ikke-eksisterende adresser: • IP-adressen opdateres for at annullere en venteanmodning, når der tilgås en ikke-eksisterende adresse på status_*-grænsefladen. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabel 10. v19.4.0 2019.12.16
| Intel Quartus Prime-version | Beskrivelse | Indvirkning |
| 19.4 | rx_am_lock adfærdsændring: • I tidligere versioner af 25G Ethernet Intel FPGA IP opfører rx_am_lock-signalet det samme som rx_block_lock på tværs af alle varianter. • I denne version, for RSFEC-aktiverede varianter af IP'en, hævder rx_am_lock nu, når justeringslås er opnået. For ikke-RSFEC-aktiverede varianter opfører rx_am_lock sig stadig på samme måde som rx_block_lock. |
Interfacesignalet, rx_am_lock, opfører sig anderledes end de tidligere versioner for de RSFEC-aktiverede varianter. |
| Opdaterede RX MAC Start of Packet: • I tidligere versioner søger RX MAC kun efter et START-tegn for at bestemme starten på en pakke. • I denne version kontrollerer RX MAC'en nu for indgående pakker til Start of Frame Delimiter (SFD) ud over START-tegnet som standard. • Hvis præamble-pass-through-tilstanden er aktiveret, kontrollerer MAC'en kun for START-tegnet for at tillade brugerdefineret præamble. |
— | |
| Tilføjet et nyt register for at aktivere præambelkontrol: • I RX MAC-registrene kan registret ved offset 0x50A [4] skrives til 1 for at aktivere præambelkontrollen. Dette register er en "ligeglad", når præamble pass-through er aktiveret. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
Tabel 11. v19.1 april 2019
| Beskrivelse | Indvirkning |
| Omdøbte parameteren Enable Altera Debug Master Endpoint (ADME) til Enable Native PHY Debug Master Endpoint (NPDME) i henhold til Intels rebranding i Intel Quartus Prime Pro Edition-softwaren. Intel Quartus Prime Standard Edition-softwaren bruger stadig Enable Altera Debug Master Endpoint (ADME). | — |
3.4. 25G Ethernet IP Core v17.0
Tabel 12. Version 17.0 maj 2017
| Beskrivelse | Indvirkning |
| Tilføjet skyggefunktion til læsning af statistikregistre. • I TX-statistikregistre erstattede CLEAR_TX_STATS-registret ved offset 0x845 med et nyt CNTR_TX_CONFIG-register. Det nye register tilføjer en skyggeanmodning og en paritetsfejlslet bit til den bit, der rydder alle TX-statistikregistre. Tilføjet nyt CNTR_RX_STATUS register ved offset 0x846, der inkluderer en paritetsfejlbit og en statusbit for skyggeanmodningen. • I RX-statistikregistre erstattede CLEAR_RX_STATS-registret ved offset 0x945 med nyt CNTR_RX_CONFIG-register. Det nye register tilføjer en skyggeanmodning og en paritetsfejlsrydningsbit til bit. der rydder alle TX-statistikregistre. Tilføjet nyt CNTR_TX_STATUS register ved offset 0x946, der inkluderer en paritetsfejlbit og en statusbit til skyggeanmodningen. |
Den nye funktion understøtter forbedret pålidelighed i statistiktællerlæsninger. For at læse en statistiktæller skal du først indstille skyggeanmodningsbitten for det sæt registre (RX eller TX), og derefter læse fra et snapshot af registret. De aflæste værdier stopper med at stige, mens skyggefunktionen er aktiv, men de underliggende tællere fortsætter med at stige. Når du har nulstillet anmodningen, genoptager tællerne deres akkumulerede værdier. Derudover inkluderer de nye registerfelter paritetsfejlstatus og slette bits. |
| Ændret RS-FEC-justeringsmarkørformat for at overholde den nu færdiggjorte paragraf 108 i IEEE 802.3by specifikation. Tidligere var RS-FEC-funktionen i overensstemmelse med 25G/50G Consortium Schedule 3, før IEEE færdiggørelse af specifikation. |
RX RS-FEC registrerer og låser nu til både de gamle og nye justeringsmarkører, men TX RS-FEC genererer kun det nye IEEE justeringsmarkørformat. |
Relateret information
- 25G Ethernet IP Core brugervejledning
- Errata for 25G Ethernet IP-kerne i Knowledge Base
3.5. 25G Ethernet IP Core v16.1
Tabel 13. Version 16.1 oktober 2016
| Beskrivelse | Indvirkning |
| Oprindelig udgivelse i Intel FPGA IP-biblioteket. | — |
Relateret information
- 25G Ethernet IP Core brugervejledning
- Errata for 25G Ethernet IP-kerne i Knowledge Base
3.6. 25G Ethernet Intel Arria® 10 FPGA IP Brugervejledning Arkiv
IP-versioner er de samme som Intel Quartus Prime Design Suite-softwareversioner op til v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 eller nyere har IP-kerner et nyt IP-versionssystem.
Hvis en IP-kerneversion ikke er angivet, gælder brugervejledningen til den tidligere IP-kerneversion.
| Intel Quartus Prime-version | IP version | Brugervejledning |
| 20.3 | 19.4.0 | 25G Ethernet Intel Arria® 10 FPGA IP Brugervejledning |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP Brugervejledning |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP Brugervejledning |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Eksample Bruger Vejledningsarkiver
IP-versioner er de samme som Intel Quartus Prime Design Suite-softwareversioner op til v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 eller nyere har IP-kerner et nyt IP-versionssystem.
Hvis en IP-kerneversion ikke er angivet, gælder brugervejledningen til den tidligere IP-kerneversion.
| Intel Quartus Prime-version | IP Core version | Brugervejledning |
| 16.1 | 16.1 | 25G Ethernet Design Eksample Brugervejledning |
25G Ethernet Intel® FPGA IP Release Notes
Online Version
Send feedback
ID: 683067
Version: 2022.09.26
Dokumenter/ressourcer
 |
intel 25G Ethernet Intel FPGA IP [pdfBrugervejledning 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |